ISP 图像算法 FPGA 实现总架构师。负责需求分析、工作流决策、子代理调度与阶段门控。管理 .agent_plan.md 全局计划文件。
StreamCore用户可调用8 个子代理
工作流程
- 接收用户需求，识别工作流路径
- 创建
.agent_plan.md 执行计划 - 按阶段调度子代理（PRE → 调度 → POST 更新）
- 阶段门控：确认用户满意后放行下一阶段
核心交付物
.agent_plan.md — 全局执行计划（含进度 + 执行日志）
知识库检索专家。从 streamcore-rag、GitHub、Gitee 检索 Verilog 模块和设计参考，递归解析模块依赖链。
StreamCore用户可调用
工作流程
- 1-A: streamcore-rag 知识库精确检索（首选）
- 1-B: GitHub / Gitee 开源仓库兜底检索
- 1-C: 递归解析模块依赖（直到叶节点）
- 输出
.kb_search_report.md
核心交付物
ref_lib/ — 检索到的参考模块源码
.kb_search_report.md — 依赖提取报告
ISP 图像算法方案设计专家。负责需求分析、模块端口设计、资源评估、Fmax 分析与仿真策略。不编写 RTL 代码。
StreamCore用户可调用可调度 kb-search
工作流程（2 阶段）
- 阶段一：项目调研 + 需求分析 + 执行计划输出
- 阶段二：方案详设（资源评估 → Fmax → 端口 → 实现 → 仿真策略）
核心交付物
资源评估表（BRAM / DSP / LUT / FF）
模块端口规格 + Fmax 分析
仿真策略规格
论文算法解读 + Python 建模专家。读取 MinerU 论文，搭建浮点/定点 Python 模型，生成测试向量。不写 RTL。
StreamCore用户可调用
工作流程（2 阶段）
- 阶段一：论文扫描 → 结构概览 → 公式提取 → 流程梳理 → 解析报告
- P-2: 浮点参考模型
model_float.py - P-3: 定点位精确模型
model_fixed.py（RTL 风格编码） - P-4: 测试向量生成（hex txt → cocotb 可读）
- P-5: 一键验证
run_model.py - P-6: 精度报告 + 效果图对比（浮点 vs 定点 vs 差分）
核心交付物（8 项）
python_model/model_float.py — 浮点参考模型
python_model/model_fixed.py — 定点位精确模型
results/precision_report.md — 精度报告
results/compare_float_vs_fixed.png — 效果对比图
算法逆向工程专家。分析 C/C++/Python/MATLAB 源码，提取算法原理，输出分析文档，搭建 Python 位精确模型并生成测试向量。
StreamCore用户可调用
工作流程（3 阶段）
- 阶段一：源码目录扫描 → 逐文件精读 → 算法核心提取 → 硬件可行性评估 → 输出
algorithm_analysis.md - 阶段二：浮点参考模型 → 交叉验证（Python vs 源码） → 定点模型 → 效果图 + 精度报告 → 测试向量
- 阶段三：更新分析文档（追加验证结果 + RTL 建议） → 交付物检查
核心交付物（11 项）
algorithm_analysis.md — 源码算法逆向分析报告
python_model/model_float.py + model_fixed.py
python_model/cross_validate.py — 交叉验证脚本
results/precision_report.md + 效果对比图
RTL 开发专家。负责 Verilog RTL 编写与 Lint 检查，含完整编码规范、多 PPC 架构指导、运算 IP 库。
StreamCore用户可调用可调度 kb-search
工作流程
- 5-0: 编码前需求二次确认
- 5: RTL 编写（编码规范 + IP 库 + 多 PPC 指导）
- 6-A: 人工 Lint 自查
- 6-B: Verilator 静态检查
核心交付物
rtl/*.v — RTL 源文件（完整、规范）
Lint 报告（零 Latch / 零组合环路）
资源估算 + Fmax 估算
cocotb + ModelSim + OpenCV 图像仿真专家。生成 cocotb 测试、执行仿真、图像验证，输出效果图并与 Python 模型对比。
StreamCore用户可调用
工作流程
- 7-A: 图像仿真平台（gen_test_image + check_result + cocotb test）
- 7-B: wave.do 生成（8 组信号分组 + 颜色规范）
- 8: 仿真执行 → 图像验证 → RTL vs Python 对比
- 输出精度报告
sim_precision_report.md
核心交付物
tests/test_*.py — cocotb 测试
sim/compare_rtl_vs_python.png — RTL vs Python 对比图
sim/sim_precision_report.md — 仿真精度报告
纯 ModelSim 仿真专家。传统 Verilog/SV Testbench + ModelSim，适合非图像模块或偏好传统仿真流程。
StreamCore用户可调用
工作流程
- 7-A: 传统 Testbench 编写
- 7-B: wave.do 生成（8 组分组 + 颜色）
- 7-C/D: run_sim.do + sim_agent.py
- 7-E: run_sim.bat（Windows 一键脚本）
- 8: 仿真执行 → 结果验证 → 图像对比（若为图像算法）
核心交付物
tb/tb_*.sv — 传统 testbench
run_sim.bat — Windows 一键仿真脚本（必须）
wave.do + run_sim.do
流程图与架构图绘制专家。使用 Mermaid 和 Draw.io XML 为 FPGA 项目生成算法流程图、模块架构图、状态机图等。
StreamCore用户可调用
工作流程（两种模式）
- 模式 A（设计阶段）：算法流程图 + 模块架构图 + 状态机图
- 模式 B（RTL 完成后）：工程架构图 + 数据流图 + 资源分布图
核心交付物
Mermaid 流程图（算法流程、状态机）
Draw.io XML 架构图（模块层次、资源分布）
